Risc vs cisc 1

Komputer RS/6000

1.1. Konsep Arsitektur CISC dan RISC

Unjuk kerja suatu komputer adalah hal yang sangat penting. Dalam perkembangannya unjuk kerja selalu ditingkatkan baik dari sisi kecepatan proses maupun sisi ekonomisnya. Kecepatan komputer tergantung banyak hal, salah satunya adalah set instruksi yang digunakan. Terdapat dua konsep set instruksi di dalam komputer yakni CISC (Complex Instruction Set Computer) dan RISC (Reduce Instruction Set Computer).

CISC adalah rancangan tradisional dari set instruksi yang cukup besar dan tinggi fungsinya (lebih dari 200 instruksi). Instruksi ini memerlukan beberapa siklus untuk menyelesaikannya. Keperluan akan instruksi yang komplek ini karena pada waktu itu komputer dilengkapi dengan sejumlah kecil memori berkecepatan rendah. Instruksi yang komplek menjadikan suatu program lebih sedikit instruksinya dan lebih sedikit data diambil dari memori. Seiring dengan perkembangan teknologi semikonduktor yang mengurangi perbedaan kecepatan antara memori dan prosessor, serta penggunaan bahasa pemrogramman tingkat tinggi menggantikan bahasa assembler, kelebihan akan CISC menurun.

Konsep RISC didefinisikan pertama kali oleh IBM Fellow John Cocke pada tahun 1974. Menurut definisi ini RISC memiliki beberapa karakteristik dasar :

• Arsitektur sederhana dengan set instruksi mesin yang dioptimalkan

Set instruksi hanay berisikan operasi dasar ( kurang dari 100 instruksi dan

panjangnya tetap) untuk mengurangi kompleksitas dari penter-jemah instruksi

(instruction decoder). Sehingga CPU dapat meng-eksekusinya dengan

kecepatan maksimum dan lebih efisien. Perang-kat lunak membuat operasi

komplek dengan mengkombinasikan beberapa instruksi mesin sederhana.

· Kecepatan eksekusi instruksi yang tinggi

Tujuan dari arsitektur RISC adalah untuk dapat dieksekusi dengan cepat.

· Optimalisasi penggunaan kompilasi

Unjuk kerja arsitektur RISC sangat tergantung pada optimalisasi kompilator. Untuk itu kompilator harus dapat mengeksplorasi arsitektur hardware dengan menyusun urutan instruksi yang dapat mengambil kelebihan dari kemampuan dan unjuk kerja processor.

· Arsitektur load/store

Dalam arsitektur RISK akses memori dipisahkan dari manipulasi data sehingga CPU tidak terhambat oleh kelambatan memori. Data di muatkan (prefetched) pada register dan instruksi hanya bekerja dengan register.

Sebagai perbandingan, CISC mencoba untuk mengurangi jumlah instruksi

pada program sedangkan RISC mencoba mengurangi siklus instruksi.

1.2. Arsitektur IBM RS/6000

Pada Februari 1990 IBM memperkenalkan RISC System/6000 yang pertama dengan arsitektur Performance Optimization With Enhanced RISC (POWER). Tahun 1991, IBM bekerja sama dengan aliansi Apple dan Motorola mengembangkan hardware dan software berbasiskan RISC dan menggunakan mikroprosessor PowerPC.

. Arsitektur Power berdasarkan 7 atau 9 chips tergantung RS/6000 Model.

Kompleksitas 7 chips memiliki 32 KB data cache sedangkan 9 chips memiliki 64 KB data cache. Power RS/6000 dirancang berdasarkan 3 unit fungsi yang tidak saling bergantung :

- Branch Prosessor Unit (BPU), unit ini memprosess masuknya deretan instruksi dari cache instruksi dan melewatkan aliran instruksi ke unit FXU/FPU. Unit ini menyediakan percabangan, interupsi dan fungsi pengkondisi kode di dalam sistem. Unit ini juga mendukung instruksi supervisro call (SVC) yang merupakan interupsi software dan mengandung 6 register khusus.

- Fixed–Point Processor Unit (FXU), unit ini dirancang untuk mengeksekusi keseluruhan 79 instruksi aritmatika fixed-point dan instruksi logika dan 55

instruksi acuan data. Unit ini memiliki sebanyak 32 general-purpose register selebar 32 bit dan 5 register khusus.

- Floating-Point Processor Unit (FPU), unit ini mendukung eksekusi keseluruhan 21 insturksi floating-point, memiliki 32 register floating-point selebar 64 bit, status foating –point dan register kendali (control register)

Arsitektur virtual menyediakan alamat virtual sepanjang 52 bit atau 4PB ( 2⁵²) dan 4 GB ( 2³²) alamat fisik (real address) dari 4 KB halaman (pages). Arsitektur ini berisikan 8 KB cache instruksi yang dapat ditingkatkan sampai 32 KB. POWER menerapkan arsitektur cache untuk intruksi dan data yang nyata (visible) bagi software sehingga meningkatkan kesetaraan antara BPU dan FXU sebagaimana halnya antara perangkat I/O dan unit ini. Data cache unit (DCU)

selebar 64 KB yang dipisahkan dalam 4 chips identik. Ini memisahkan interface 4 bytes untuk FXU, 8 bytes untuk FPU dan 8 bytes untuk unit kendali I/O.

System Bus untuk RS/6000 ada dua jenis yakni MCA (Micro Channel Arsitektur) biasanya tersedia 8 slot mampu mendukung kecepatan transfer data 20 – 30 MB/s atau PCI (Peripheral Inter Connect) tersedia 9 sampai 22 slot dengan kecepatan transfer data sampai 400 MB/s

Arsitektur ini mendefinisikan 184 set instruksi dan mengijinkan eksekusi beragam untuk fixed-point, folating-point dan brach processing yang difokuskan pada siklus reduced-instruction-set. Salah satu instruksi penting adalah instruksi floating-point multiply-add (FMA). I nstruksi ini berisikan melakukan perkalian terhadap dua register dan menambahkan register ke-tiga sebagai hasil sementara dengan total waktu hanya dua siklus.

System RS/6000 dibangun menggunakan prosessor seri RSC (RISC Single Chip), POWER2 Multichip, POWER2 Super Chip dan generasi PowerPC seri 601,603,603e,604,604e, dan 62. Processor ini merupakan prosessor berkinerja tinggi, menerapkan superskalar dan mengijinkan optimalisasi kompilator untuk merencanakan instruksi, guna memaksimalkan kinerja melalui penggunaan yang efisien terhadap set instruksi dan model register.